在Verilog中，`initial`语句主要用于仿真环境，用于初始化变量或输出波形等操作。那么问题来了，`initial`语句是顺序执行的吗？🤔

答案是：在同一个模块内，`initial`块内的语句是按书写顺序依次执行的。但需要注意的是，不同`initial`块之间是并行启动的，而非顺序执行！也就是说，它们的启动时间是同时的，但在每个`initial`块内部，语句会按照代码的排列顺序逐步完成。⚡️

例如：

```verilog

initial begin

$display("Start");

10 $display("After 10ns");

end

initial begin

$display("Parallel Start");

5 $display("5ns later");

end

```

上述代码中，两个`initial`块会同时开始运行，但各自的语句依然会顺序执行。🎉

因此，在使用`initial`时，务必注意模块间的并行性与块内顺序性，合理安排代码逻辑才能避免意外结果。💡

Verilog EDA 仿真技巧